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RT Book, Whole SR Print DC OPAC T1 HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著 A1 深山, 正幸(1966-) A1 北川, 章夫(1961-) A1 秋田, 純一(1970-) A1 鈴木, 正國(1939-) YR 2002 FD 2002.1 SP x, 245p K1 集積回路 K1 集積回路 ED 第2版 PB 共立出版 PP 東京 SN 4320120272 LA Japanese (日本語) CL NDC8:549.7 CL NDC9:549.7 CL NDLC:ND386 NO 参考図書: p[241]-242 NO その他の著者: 北川章夫, 秋田純一, 鈴木正國 NO 書誌ID=1001351962; NCID=BA5517252X; LK [OPAC]https://www.lib.sophia.ac.jp/opac/opac_link/bibid/1001351962 OL 58